开发者开源 load-lock，为并行编码智能体提供全机信号量排队

开发者开源 load-lock，以机器级计数信号量协调并行编码智能体，在构建和测试前获取许可并按 FIFO 顺序等待。许可绑定 pid、进程组和 /proc 启动时间，智能体崩溃后会自动释放槽位，并支持沙箱桥接与实时仪表盘。